Modul 4: Percobaan 1 Kondisi 12

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

1. Kondisi [Kembali]

Buatlah rangkaian seperti gambar percobaan 1 dengan output dibatasi sampai 1011

2. Gambar Rangkaian Simulasi [Kembali]

Rangkaian sebelum disimulasikan

Rangkaian disimulasikan

3. Video Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

 

    Register geser (shift register) merupakan salah satu piranti fungsional yang banyak digunakan dalam sistem digital. Tampilan pada layar kalkulator dimana angka bergeser ke kiri setiap kali ada angka baru yang diinputkan menggambarkan karakteristik register geser tersebut. Register geser ini terbangun dari flip-flop. Register geser dapat digunakan sebagai memori sementara, dan data yang tersimpan didalamnya dapat digeser ke kiri atau ke kanan. 

 

    Pada register geser, output yang dihasilkan bergantian dan untuk meninjaunya tidak hanya berpatokan ke satu flip-flop saja. Kondisi awal dari semua flip-flop menghasilkan output 0 atau output semua flip-flop adalah 0000. Kemudian, dilakukan pergeseran untuk mendapatkan output yang diinginkan.

 

    Pada rangkaian percobaan 1 terdapat 7 saklar spdt yang dihubungkan dengan 4 flip flop dan beberapa gerbang logika seperti yang terlihat pada gambar rangkaian, serta sesuai dengan kondisi dimana output-nya dibatasi menjadi 1011. Angka paling kanan merupakan LSB dan angka paling kiri merupakan MSB. Pada output 1011, maka rangkaian sebagai berikut.

• Pada flip flop pertama (paling kanan), input S yang dihubungkan ke switch 1 dan R yang dihubungkan ke switch 7, bersifat active low, menerima tegangan rendah atau logika 0, sehingga kedua input tersebut aktif dan menghasilkan keluaran Q = Q' = 1. Kondisi ini disebut kondisi terlarang karena nilai Q dan Q' nya sama. Output pada flip flop pertama merupakan LSB. (Output = 1)
  
• Pada flip flop kedua dari kanan, input S yang dihubungkan ke switch 2 dan R yang dihubungkan ke switch 7, bersifat active low  menerima tegangan rendah atau logika 0, sehingga kedua input tersebut aktif dan keluaran Q = Q' = 1. Kondisi ini disebut kondisi terlarang karena nilai Q dan Q' nya sama. (Output = 1)
• Pada flip flop ketiga dari kanan, input S yang dihubungkan ke switch 3 menerima tegangan tinggi atau logika 1, sehingga S yang bersifat active low tidak aktif. Sedangkan input R yang dihubungkan dengan switch 7 dan bersifat active low menerima tegangan rendah, sehingga R aktif, maka keluarannya akan direset menjadi 0. (Output = 0)
• Pada flip flop keempat dari kanan (paling kiri), input S yang dihubungkan ke switch 4 dan R yang dihubungkan ke switch , bersifat active low, menerima tegangan rendah atau logika 0, sehingga kedua input tersebut aktif dan keluaran Q = Q' = 1. Kondisi ini disebut kondisi terlarang karena nilai Q dan Q' nya sama. Output pada flip flop keempat merupakan MSB. (Output = 1)

Sehingga didapatkan output 1011.

    Pada keempat flip flop, input J, K, dan CLK (sinkron) tidak memengaruhi output karena pada keempat flip flop terdapat input S dan R (asinkron) yang dihubungkan ke power, sehingga input sinkron tidak mempengaruhi output.

 

5. Link Download [Kembali]

 

HMTL klik disini

Rangkaian Percobaan klik disini

Video Simulasi klik disini

Datasheet Switch klik disini

Datasheet IC 74LS112 klik disini